• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    本發明提供一種固體攝像元件用半導體基板，其係能夠在為使適用於製造固體攝像元件的情況，終點偵測部不會殘存在製造後的固體攝像元件上、亦無向半導體元件部擴散等之問題、且可以實現高精度之薄膜化。一種固體攝像元件用半導體基板，其係適用於保留成為元件部形成領域之表面側的表層部而從裏面側進行背向加工之固體攝像元件用半導體基板，特徵在於具備：成為前述元件部形成領域的表面側的表層部；與被形成於比該表層部更裏面側方向內部、且適用於BMD密度為1×1010/cm3以上1×1012/cm3以下之前述背向加工的第1本體層；及被形成於比第1本體層更裏面側方向內部、且適用於BMD密度為比前述第1本體層還低之前述背向加工之第2本體層，而該密度為1×109/cm3以上1×1010/cm3以下。
    公开号:TW201314878A
    申请号:TW101129192
    申请日:2012-08-13
    公开日:2013-04-01
    发明作者:Koji Araki；Takeshi Senda；Koji Izunome
    申请人:Covalent Silicon Corp；
    IPC主号:H01L27-00
    专利说明:
    固體攝像元件用半導體基板及使用它之固體攝像元件之製造方法
    本發明係關於一種固體攝像元件用半導體基板及使用它的固體攝像元件之製造方法。
    攝像裝置所使用的固體攝像元件，以在由矽等構成的半導體基板之攝像領域上成為受光部的發光二極體、及讀出該發光二極體的信號電荷之手段的MOS電晶體所構成之單位畫素為形成複數個陣列狀。又，在前述半導體基板之周邊領域形成：由複數個CMOS電晶體(以下，與MOS電晶體合併稱為電晶體)構成的周邊電路部(以下，與受光部及周邊電路部合併稱為半導體元件部)。另外，在前述半導體元件部上形成：具備隔著層間絕緣膜之多層構造的配線之配線部。在像這樣的固體攝像元件中，從形成有前述配線部的表面側照射光，而於前述發光二極體受光。
    然而，像這樣的固體攝像元件，由於在前述配線部存在有入射光的光路，因而入射光會隨著該多層構造之配線而反射或形成亂射。所以，做為固體攝像元件之感度就下降了。
    由於像這種的情事，一般已知道：一種使得光從在表面側形成有前述配線部的半導體基板中之裏面側入射之固體攝像元件(例如，特開平9-45886號公報)。
    然而，在使得光從裏面側入射之情況下，當半導體基板的厚度為厚的時候，光會無法透過。因此，就有必要藉由從裏面側實施研磨等而將半導體基板予以薄膜化成數μm的半導體層。又，在此之際，於半導體基板面內經薄膜化的半導體層之膜厚存在不均現象時，就恐怕會發生光之入射強度不均、色偏差。
    為了解決此種問題，在特開2006-66710號公報已揭示一種使用SOI(Silicon on insulator)基板做為半導體基板之技術。該技術係經由從SOI基板的裏面側來進行前述之薄膜化、並於SOI基板的中間層之氧化膜終止前述之薄膜化，而能夠抑制前述半導體層的膜厚在面內之不均現象。然而，SOI基板的價格是比普通的半導體基板高非常多，所以製造成本提高。
    因此，在特開2005-353996號公報揭示使用比SOI基板廉價的半導體基板，並形成由與該半導體基板不同的材料構成的埋入層以做為終點偵測部。藉由使用像這樣的半導體基板，在從裏面側進行薄膜化時，終點偵測就變容易，並能夠以廉安價且良好的精度來製造固體攝像元件。
    然而，在特開2005-353996號公報所記載的技術，在製造固體攝像元件之後，終點偵測部亦會殘存著。因而，終點偵測部之殘存領域上無法形成半導體元件部，半導體元件部形成領域減少導致妨礙高集積化。又，終點偵測部，因為是由與前述半導體基板不同的材料之埋入層構成的緣故，所以在形成半導體元件部時或形成配線部時的熱處理之中，該埋入材料(不純物)乃從該埋入層開始擴散，而會有對於半導體元件部之半導體特性造成不良的影響之虞。
    本發明係為了解決前述課題而完成者，目的在於提供一種固體攝像元件用半導體基板，其為在適用於製造固體攝像元件的情況下，在製造後的固體攝像元件上不會殘存終點偵測部，亦不會有不純物向半導體元件部擴散等之問題，進而能夠實現高精度之薄膜化。
    又，本發明之一目的為在於提供一種固體攝像元件之製造方法，其為在製造固體攝像元件之後也不會在半導體基板上殘存終點偵測部、且亦沒有不純物向與半導體基板不同的材料之半導體元件部擴散等之問題，進而能夠實現高精度的半導體基板之薄膜化。
    本發明之固體攝像元件用半導體基板係適用於保留成為元件部形成領域之表面側的表層部而從裏面側進行背向加工之固體攝像元件用半導體基板，特徵在於具備：成為前述元件部形成領域的表面側之表層部、與被形成在比表層部更裏面側方向內部、且BMD密度為1×1010/cm3以上1×1012/cm3以下的適用於前述背向加工之第1本體(bulk)層、及被形成在比第1本體層更裏面側方向內部、且適用於BMD密度為比前述第1本體層還低的前述背向加工之第2本體層，而該密度為1×109/cm3以上1×1010/cm3以下。
    前述固體攝像元件用半導體基板，較佳者是前述表層部具有從表面起算為3μm以上5μm以下之厚度，而前述第1本體層具有從與前述表層部間之界面起算為500nm以上1μm以下之厚度。
    本發明的固體攝像元件之製造方法為使用前述固體攝像元件用半導體基板來製造固體攝像元件的方法，特徵在於具備：在前述固體攝像元件用半導體基板之表層部形成由發光二極體及電晶體構成的半導體元件部之工程、與在含有前述半導體元件部之前述表層部的表面形成多層構造的配線部之工程、和將支持基板貼合於前述半導體基板的配線部工程、及從前述半導體基板的裏面側進行背向加工、以前述表層部和前述第1本體層的界面做為終點、進行偵測、並對於前述半導體基板進行薄膜化直到除去前述第1及第2本體層的厚度為止之工程。
    前述固體攝像元件的製造方法，較佳者是前述背向加工中對於前述第1本體層之除去手段為鏡面研磨，並藉由前述鏡面研磨中之研磨墊的負荷電流值之變化來偵測做為研磨終點之前述表層部和前述第1本體層的界面。
    依照本發明，能夠提供一種固體攝像元件用半導體基板，其係於製造後的固體攝像元件不殘存終點偵測部、且沒有不純物向半導體元件部擴散等之問題、並可以高精度之薄膜化的。
    又，依照本發明，能夠提供一種固體攝像元件之製造方法，其係於固體攝像元件製造後亦不會在半導體基板殘存終點偵測部、且也沒有不純物向與半導體基板不同的材料之半導體元件部擴散等之問題，並可以實現高精度的半導體基板之薄膜化。
    以下，對於本發明的實施形態有關的固體攝像元件用半導體基板，參照圖面詳細地說明。
    圖1為顯示本實施形態有關的固體攝像元件用半導體基板之概略剖面圖。
    固體攝像元件用半導體基板1為適用於保留成為元件部形成領域的表面2a側之表層部3a而從裏面2b側進行之背向加工。固體攝像元件用半導體基板1係具備：成為元件部形成領域的表面2a側之表層部3a、與被形成在比該表層部3a更裏面2b側方向內部之第1本體層4a、及被形成在比該第1本體層4a更裏面2b側方向內部的第2本體層5。前述第1本體層4a之BMD密度為1×1010/cm3以上1×1012/cm3以下。又，前述第2本體層5的BMD密度係比前述第1本體層4a還低，而其密度為1×109/cm3以上1×1010/cm3以下。
    該第1本體層4a和第2本體層5係經實施前述背向加工的。
    詳細而言，表層部3a、第1本體層4a及第2本體層5係以層狀而形成於半導體基板1的全體表面。
    固體攝像元件用半導體基板1，例如，其於裏面2b側也具有和表層部3a同樣的表層部3b；更進一步地，在比該表層部3b更表面2a側方向內部具有和第1本體層4a同樣的第1本體層4b。另外，於該表層部3b及第1本體層4b亦實施前述背向加工。但是，該裏面2b側之構成為如後述的製造方法中所附加形成者，但不是用以限定地解釋本發明有關的固體攝像元件用半導體基板。
    圖2為顯示從圖1所示的固體攝像元件用半導體基板1之表面2a起之深度方向(箭頭0)之表層部3a、第1本體層4a及第2本體層5中的BMD密度之分布的概念圖。
    亦即，與實施形態有關的固體攝像元件用半導體基板1，其表層部3a的BMD密度小(BMD幾乎不存在)。與前述表層部3a的裏面2b方向內部相鄰接的第1本體層4a之BMD密度是最高的。又，與第1本體層4a的裏面2b方向內部相鄰接的第2本體層5，其BMD密度係高於表層部3a、且低於第1本體層4a的BMD密度。
    像這樣地，藉由將在表層部3a和第1本體層4a間、第1本體層4a和第2本體層5間的BMD密度設計成有差異，可以使得在各個界面中具備硬度差。詳細而言，藉由將第1本體層4a的BMD密度設為1×1010/cm3以上1×1012/cm3以下，可以使得第1本體層4a具有高硬度、與表層部3a之間具備充分的大硬度差。又，藉由將第2本體層5的BMD密度設為低於第1本體層4a且其密度為1×109/cm3以上1×1010/cm3以下，則與第1本體層4a之間就可以具有硬度差。
    從而，可以在表層部3a和第1本體層4a間之界面、第1本體層4a和第2本體層5間之界面的2個位置中，偵測加工終點。因而，就可以在背向加工中進行二階段的追加加工。從而，就能夠比一階段的情況更可以實現半導體基板的高精度之薄膜化。
    又，如前述，第1本體層4a和第2本體層5，由於經實施背向加工的緣故，所以彼等在該背向加工中被完全地去除。從而，製造後的固體攝像元件未殘存終點偵測部，且因而亦不會產生不純物向半導體元件部擴散等之問題。
    更且，藉由將第1本體層4a及第2本體層5的BMD密度設定在如上述這樣的範圍，就能夠在形成後述的半導體元件部及多層構造的配線部時的熱處理中，對擴散在表層部3的銅(Cu)及鋁(Al)等之不純物進行收氣(gettering)。從而，就能製造出具有高品質的半導體元件部及配線部之固體攝像元件。
    以下，說明製造實施形態有關的固體攝像元件用半導體基板之製造方法的一例。
    首先，至少準備：成為元件部形成領域的表層部3a之表面2a為經鏡面研磨的半導體基板。
    像這樣的半導體基板係可以藉由將以柴可斯基(單晶成長)法所拉製的矽單結晶錠塊切割成晶圓狀，經由外周部的削取、拋光(lapping)、研削、蝕刻等之加工工程後，再進行鏡面研磨而得。
    其次，對於該半導體基板，在惰性氣體或還原性氣體雰圍氣中，進行例如於1250℃以上1390℃以下的溫度下保持5分間以上1時間以下之第1熱處理。
    該第1熱處理係可以使用公知的豎立型熱處理裝置(進行昇降溫熱處理之裝置)。藉由對於該第1熱處理進行溫度和時間之調整，以使形成指定厚度的前述表層部3a及前述第2本體層5。在此之際，在成為第1本體層4a的領域中乃形成與第2本體層5相同等級之密度的BMD。
    其次，對於經實施前述第1熱處理的半導體基板，在惰性氣體、還原性氣體、氮化性氣體或氧化性氣體雰圍氣中，進行例如在1100℃以上1200℃以下的溫度保持1秒間以上90秒間以下之第2熱處理。
    該第2熱處理係可以使用公知的快速昇降溫熱處理(RTP：Rapid Thermal Process，快速熱處理)裝置來進行。藉由實施該第2熱處理，將用以增加BMD密度大小(size)之空孔導入成為第1本體層4a的領域。
    該第2熱處理，例如，其較佳者是從1100℃以上1200℃以下的溫度起之降溫(冷却)速度為25℃/秒以上。
    藉由進行像這樣之快速冷却，即可以抑制例如在1100℃以上1200℃以下的溫度所發生的空孔於降溫時減少之現象。
    其次，對於經實施前述第2熱處理的半導體基板，在惰性氣體、還原性氣體、氮化性氣體或氧化性氣體雰圍氣中，進行例如在700℃以上1100℃以下的溫度保持5分間以上1時間以下之第3熱處理。
    該第3熱處理係可以使用公知的豎立型熱處理裝置來進行。藉由進行該第3熱處理，利用以前述第2熱處理所導入的空孔，就可以在成為第1本體層4a的領域形成、成長高密度的BMD。
    藉由實施像這樣之工程，即可以製造出與前述這樣的實施形態有關之固體攝像元件用半導體基板。
    另外，前述第1及第2本體層之BMD密度係可以藉由適時地選擇半導體基板之氧濃度、及前述熱處理的熱處理溫度、熱處理時間與氣體雰圍氣等來調整。
    以下，針對本發明之實施形態有關的固體攝像元件之製造方法，參照圖3~圖8來詳細地說明。
    首先，準備如前述之圖1及圖2所示這樣的半導體基板1。
    其次，使用公知的半導體製程，在半導體基板1之表層部3a形成發光二極體及電晶體之一部分。亦即，在半導體基板1的攝像領域，形成對應於各畫素的發光二極體11和MOS電晶體的一部分(源極/汲極領域12a)，更進一步地在周邊領域形成CMOS電晶體的一部分(源極/汲極領域13a)(圖示於圖3)。
    其次，藉由公知的方法，在表層部3a的表面2a上，隔著閘極絕緣膜14形成MOS電晶體的閘極電極12b及CMOS電晶體的閘極電極13b。
    經由源極/汲極領域12a、閘極絕緣膜14及閘極電極12b而構成MOS電晶體12。又，經由源極/汲極領域13a、閘極絕緣膜14及閘極電極13b而構成CMOS電晶體13。接著，在含有閘極電極12b、13b的閘極絕緣膜14上，隔著層間絕緣膜15形成具有多層構造的配線16之配線部17(圖示於圖4)。繼續，以公知的方法，將支持基板(例如，矽基板)18貼合在層間絕緣膜15上(圖示於圖5)。
    其次，使用例如礸石研磨石，藉由研削加工，從半導體基板1的裏面2b側起進行背向加工，藉以除去表層部3b、第1本體層4b。在此之同時，於第2本體層5中，藉由前述之研削加工，於從與第1本體層4a間之界面起往裏面2b側方向進行加工，直到後進行的鏡面研磨之取代部分(約5~15μm)所殘留的位置為止(圖示於圖6)。
    接著，使用公知的鏡面研磨裝置，藉由鏡面研磨來除去半導體基板1所殘存的第2本體層5及第1本體層4a(圖示於圖7)。
    圖9為顯示於實施形態有關的固體攝像元件之製造工程所使用的鏡面研磨裝置之一例的概念圖。
    鏡面研磨裝置30為一種對於被處理基板之半導體基板1的單面(裏面2b側)進行鏡面研磨之裝置。鏡面研磨裝置30，例如，其為以經研削加工的半導體基板1之裏面2b側做研磨面，具有保持該裏面側(支持基板18側)的研磨墊32。在研磨墊32的下方，於水平方向設置可旋轉的固定盤34，在其上面設置研磨布36。又，在該鏡面研磨裝置30設置用以測定研磨中的研磨墊32之負荷電流的負荷電流測定部42。
    在前述鏡面研磨之際，研磨墊32下降(未圖示)而擠壓被保持在研磨墊32上的半導體基板1之研磨面研磨布36，從配置於研磨布36的上方之研磨噴嘴38將研磨劑40供給至研磨布36上，一邊於水平方向旋轉研磨墊32和固定盤34，一邊進行前述研磨面之鏡面研磨。
    在此之際，藉由在鏡面研磨中的研磨墊32之負荷電流測定部42所測定到的負荷電流值之變化，偵測前述表層部3a和前述第1本體層4a之界面來做為研磨終點。
    亦即，如前述這樣，實施形態有關的半導體基板1於表層部3a和第1本體層4a之間具有大的強度差。亦即，BMD密度高的第1本體層4a，其強度是高的；而表層部3a之強度低。這是因為BMD係SiO2塊所致的。
    在像這樣的鏡面研磨中，於研磨第1本體層4a之際，由於半導體基板1的研磨面和研磨布36間之摩擦係數變小的緣故，所以前述研磨墊32的負荷電流值變小。又，在研磨表層部3a之際，由於半導體基板1的研磨面和研磨布36之間的摩擦係數變大的緣故，所以研磨墊32的負荷電流值變大。
    從而，經由偵測該負荷電流值之變化並以它做為研磨終點，就可以高精度地將半導體基板予以薄膜化。
    更詳細地來說，鏡面研磨係藉由公知的3連3段研磨(1次研磨、2次研磨、最終研磨)來進行的。
    1次研磨係以修正半導體基板之平坦度做為目的所進行之鏡面研磨，研磨速率大。1次研磨一般係使用硬質研磨布，並使用含有比較大粒徑的膠體矽石之鹼性溶液(pH=10.5左右)做為研磨劑。
    2次研磨及最終研磨係以修正半導體基板的表面粗糙度及霧度做為目的所進行之鏡面研磨，研磨速率小。2次研磨及最終研磨一般係使用軟質研磨布，並使用含有小粒徑的膠體矽石之鹼性溶液(pH=10.5左右)來做為研磨劑使用。該2次研磨及最終研磨係以最大取代為小於1μm來進行的。
    在前述背向加工中的第1本體層之去除係以1次研磨來進行，偵測表層部和第1本體層的界面以做為研磨終點後，終止1次研磨。然後，較宜是進行前述2次研磨及最終研磨。
    第1本體層4a，由於BMD密度高、比普通的矽之硬度高的緣故，所以研磨速率大大地降低。從而，藉由以研磨速率最高的1次研磨來進行第1本體層4a之去除，就能夠抑制生產性之減低。另外，在2次研磨及最終研磨之中，雖然會研磨表層部3a，然而此等之研磨，由於研磨取代為小於1μm的緣故，所以不會造成問題。
    經由進行鏡面研磨，就可以確實且高精度地將半導體基板予以薄膜化。
    另外，當考慮上述觀點，則實施形態有關的半導體基板的前述表層部較宜是具有從表面起算為3μm以上5μm以下之厚度，而第1本體層較宜是具有從表層部之界面起算為500nm以上1μm以下之厚度。
    藉此，可以將對於高強度而減低研磨速率的第1本體層4a之去除縮小到最小限度。又，可以將表層部3a的2次研磨及最終研磨設定於可能(半導體元件部形成領域為大致從表面起算深度為2μm止的領域)之範圍。
    其次，以公知的方法，在表層部3a之研磨面，例如，依順序堆積矽氮化膜19及矽氧化膜20而形成鈍化(passivation)膜21。接著，在表層部3a的所期望之位置上從鈍化膜21形成墊開口部，形成與層間絕緣膜15的多層構造之配線16相接續的端子部(未圖示)。又，在與發光二極體11相對向的鈍化膜21上，形成濾光片22及晶片透鏡23以製造固體攝像元件(圖示於圖8)。
    依據像這樣的實施形態，可以製造：不會像習用者這樣地在製造固體攝像元件後還殘存終點偵測部之固體攝像元件。而且，也沒有向不同於半導體基板的材料之半導體元件部擴散等之問題，可以良好的精度將半導體基板予以薄膜化而製造固體攝像元件。
    以下，雖然基於實施例而更具體地說明本發明，然而本發明不是僅由實施例而限定地解釋。
    (實施例1)
    準備至少元件部形成領域的表面為經鏡面研磨的直徑8吋、厚度725μm的矽基板。將該矽基板投入公知的豎立型熱處理裝置之反應管內，於氬氣體雰圍氣下、在1350℃之溫度進行保持1小時之第1熱處理。其次，將經實施第1熱處理的矽基板投入公知的快速昇降溫熱處理裝置之反應管內，於氧化性氣體雰圍氣(氧100%氣體)下、在1200℃之溫度進行保持60秒鐘之第2熱處理。然後，將經實施第2熱處理的矽基板投入公知的豎立型熱處理裝置之反應管內，於氬氣體雰圍氣下、在1100℃之溫度進行保持30分鐘之第3熱處理。
    對於所得到的矽基板實施BMD析出熱處理(780℃×3時間+1000℃×16時間)之後，劈開前述矽基板，以SEM觀察該劈開面。其結果為從矽基板的表面起到深度5μm的領域(表層部3a)之BMD幾乎不能被辨認出，而從表層部3a到更深1μm之領域形成有高密度的BMD(第1本體層4a)。更且，從第1本體層4a到更裏面2b側方向的深度領域，可確認形成比前述第1本體層4a還低密度的BMD(第2本體層5)。
    於IR光學同調斷層掃描儀(tomography)(瑞德科技(Raytex)股份有限公司製MO-411)測定該第1本體層4a和第2本體層5之BMD密度，結果第1本體層4a為1×1011/cm3，而第2本體層5為1×1010/cm3。
    其次，使用前述矽基板，按照前述的圖3至圖8所示的工程，將從表面至深度2μm止領域設計為半導體元件部形成領域而製造固體攝像元件。
    在像這樣的工程中，使用直徑8吋、厚度725μm的矽基板來做為支持基板(矽基板)18。
    前述矽基板的背向加工係使用具有#315號研磨粒的玻璃化(vitrified)研削研磨石及具有#2000號研磨粒的類樹脂(resinoid)研削研磨石，從矽基板的裏面2b側起進行研削加工直到前述第2本體層5殘存厚度10μm的位置為止。
    其次，藉由1次研磨偵測做為終點的前述第1本體層4a和第2本體層5之界面而進行假研磨。更進一步地，藉由1次研磨偵測做為的終點前述表層部3a和前述第1本體層4a之界面，進行直到前述第1本體層被除去的厚度為止之追加研磨而將前述半導體基板予以薄膜化。
    然後，對於露出的前述表層部3a之表面進行總計取代為小於1μm之2次研磨及最終研磨。
    經由進行以上的方法，可以得到第1本體層4a被完全除去之固體攝像元件。更進一步地，以FT-IR評價半導體元件部上的半導體層(殘存的表層部3a)之膜厚，結果半導體層的面內不均度為2μm±0.3μm，確認可以實現高精度的薄膜化。
    α‧‧‧箭頭
    1‧‧‧固體攝像元件用半導體基板
    2a‧‧‧表面
    2b‧‧‧裏面
    3a、3b‧‧‧表層部
    4a、4b‧‧‧第1本體層
    5‧‧‧第2本體層
    11‧‧‧發光二極體
    12‧‧‧MOS電晶體
    12a‧‧‧源極/汲極領域
    12b‧‧‧閘極電極
    13‧‧‧CMOS電晶體
    13a‧‧‧源極/汲極領域
    13b‧‧‧閘極電極
    14‧‧‧閘極絕緣膜
    15‧‧‧層間絕緣膜
    16‧‧‧配線
    17‧‧‧配線部
    18‧‧‧支持基板(矽基板)
    19‧‧‧矽氮化膜
    20‧‧‧矽氧化膜
    21‧‧‧鈍化膜
    22‧‧‧濾光片
    23‧‧‧晶片透鏡
    30‧‧‧鏡面研磨裝置
    32‧‧‧研磨墊
    34‧‧‧固定盤
    36‧‧‧研磨布
    38‧‧‧研磨噴嘴
    40‧‧‧研磨劑
    42‧‧‧負荷電流測定部
    圖1為顯示本發明之實施形態有關的固體攝像元件用半導體基板之概略剖面圖。
    圖2為顯示在圖1所示之固體攝像元件用半導體基板1的表面2a起之深度方向(箭頭α)之表層部3a、第1本體層4a、及第2本體層5中BMD密度的分布之概念圖。
    圖3為顯示本發明之實施形態有關的固體攝像元件之製造工程的第1步驟之概略剖面圖。
    圖4為顯示本發明之實施形態有關的固體攝像元件之製造工程的第2步驟之概略剖面圖。
    圖5為本發明的實施形態有關的固體攝像元件之製造工程的第3步驟之概略剖面圖。
    圖6為顯示本發明之實施形態有關的固體攝像元件之製造工程的第4步驟之概略剖面圖。
    圖7為顯示本發明之實施形態有關的固體攝像元件之製造工程的第5步驟之概略剖面圖。
    圖8為顯示本發明之實施形態有關的固體攝像元件之製造工程的第6步驟之概略剖面圖。
    圖9為顯示本發明之實施形態有關的固體攝像元件之製造工程所使用的鏡面研磨裝置的一例之概念圖。
    α‧‧‧箭頭
    1‧‧‧固體攝像元件用半導體基板
    2a‧‧‧表面
    2b‧‧‧裏面
    3a、3b‧‧‧表層部
    4a、4b‧‧‧第1本體層
    5‧‧‧第2本體層
    权利要求:
    Claims (4)
    [1] 一種固體攝像元件用半導體基板，其為適用於保留成為元件部形成領域之表面側的表層部而從裏面側進行背向加工之固體攝像元件用半導體基板，特徵在於具備：成為前述元件部形成領域之表面側的表層部、與適用於前述背向加工之第1本體層，其被形成在比該表層部更裏面側方向內部、且BMD密度為1×1010/cm3以上1×1012/cm3以下；及適用於前述背向加工之第2本體層，其被形成在比該第1本體層更裏面側方向內部、且BMD密度為比前述第1本體層更低，而該密度為1×109/cm3以上1×1010/cm3以下。
    [2] 如申請專利範圍第1項之固體攝像元件用半導體基板，其中前述表層部具有：從表面起算為3μm以上5μm以下之厚度，而前述第1本體層具有：從前述表層部之界面起算為500nm以上1μm以下之厚度。
    [3] 一種固體攝像元件之製造方法，其係使用如申請專利範圍第1或2項之固體攝像元件用半導體基板來製造固體攝像元件之方法，特徵在於具備：在前述固體攝像元件用半導體基板的表層部形成由發光二極體及電晶體構成的半導體元件部之工程、與在含有前述半導體元件部的前述表層部之表面形成多層構造的配線部之工程、和將支持基板貼合於前述半導體基板的配線部之工程、以及從前述半導體基板的裏面側進行背向加工、偵測做為終點之前述表層部和前述第1本體層的界面、並將前述半導體基板予以薄膜化直到除去前述第1及第2本體層的厚度為止之工程。
    [4] 如申請專利範圍第3項之固體攝像元件之製造方法，其中前述背向加工之對於前述第1本體層的去除手段為鏡面研磨，藉由前述鏡面研磨中之研磨墊之負荷電流值的變化來偵測做為研磨終點之前述表層部和前述第1本體層的界面。
    类似技术:
    公开号 | 公开日 | 专利标题
    TWI431768B|2014-03-21|固體攝像裝置之製造方法
    JP4839818B2|2011-12-21|貼り合わせ基板の製造方法
    JP6070954B2|2017-02-01|補剛層を有するガラス上半導体基板及びその作製プロセス
    JP5487565B2|2014-05-07|エピタキシャルウェーハおよびその製造方法
    KR20110042009A|2011-04-22|반도체장치 및 그 제조방법
    USRE47208E1|2019-01-15|Manufacturing method of solid-state image sensor
    JP6218776B2|2017-10-25|Ｂｓｉイメージセンサー用半導体装置とその形成方法
    TW201001517A|2010-01-01|Silicon wafer and production method thereof
    TWI440169B|2014-06-01|固態攝影元件用半導體晶圓的薄膜化控制方法
    KR101120396B1|2012-03-13|에피택셜 웨이퍼 및 그 제조방법
    JP2009099875A|2009-05-07|半導体装置の製造方法
    WO2015074480A1|2015-05-28|边缘光滑的半导体衬底的制备方法
    TWI493701B|2015-07-21|固體攝像元件用半導體基板及使用它之固體攝像元件之製造方法
    JP5292810B2|2013-09-18|Ｓｏｉ基板の製造方法
    JP2009283582A|2009-12-03|貼り合わせウェーハの製造方法及び貼り合わせウェーハ
    US20100144119A1|2010-06-10|Method of producing bonded wafer
    US9059087B2|2015-06-16|SOI substrate, method for manufacturing SOI substrate, and method for manufacturing semiconductor device
    JP5470766B2|2014-04-16|半導体デバイスの製造方法
    JP4440810B2|2010-03-24|貼り合わせウエーハの製造方法
    JP2011086706A|2011-04-28|裏面照射型固体撮像素子用エピタキシャル基板およびその製造方法
    JP2012216750A|2012-11-08|半導体装置の製造方法及びそれに用いられる半導体基板
    JPH11274162A|1999-10-08|半導体基板とその製造方法
    JP2015146391A|2015-08-13|半導体装置及びその製造方法
    JP2004312033A|2004-11-04|単結晶シリコンウェーハの製造方法および単結晶シリコンウェーハ
    KR20120074859A|2012-07-06|실리콘 기판의 제조방법
    同族专利:
    公开号 | 公开日
    JP2013045978A|2013-03-04|
    TWI493701B|2015-07-21|
    KR20130023090A|2013-03-07|
    KR101392034B1|2014-05-07|
    JP5825931B2|2015-12-02|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    US6503594B2|1997-02-13|2003-01-07|Samsung Electronics Co., Ltd.|Silicon wafers having controlled distribution of defects and slip|
    KR100378184B1|1999-11-13|2003-03-29|삼성전자주식회사|제어된 결함 분포를 갖는 실리콘 웨이퍼, 그의 제조공정및 단결정 실리콘 잉곳의 제조를 위한 초크랄스키 풀러|
    JP2005353996A|2004-06-14|2005-12-22|Sony Corp|固体撮像素子とその製造方法、並びに半導体装置とその製造方法|
    JP4667030B2|2004-12-10|2011-04-06|キヤノン株式会社|固体撮像装置用の半導体基板とその製造方法|
    JP5568837B2|2008-02-29|2014-08-13|株式会社Ｓｕｍｃｏ|シリコン基板の製造方法|
    JP2010010615A|2008-06-30|2010-01-14|Sumco Corp|固体撮像素子用シリコン基板およびその製造方法|
    JP2011082443A|2009-10-09|2011-04-21|Sumco Corp|エピタキシャルウェーハおよびその製造方法|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    JP2011184119A|JP5825931B2|2011-08-25|2011-08-25|固体撮像素子の製造方法|
    [返回顶部]